Electronic System Level Modeling (WiSe)

Verantwortlich: Prof.-Dr. Thilo Pionteck

High Level DesignDie zunehmende Komplexität beim Entwurf digitaler Systeme macht es notwendig, den Abstraktionsgrad beim Schaltungsentwurf gegenüber der bei VHDL/Verilog üblichen Register-Transfer-Ebene zu erhöhen. Im Rahmen dieser Vorlesung werden daher „Electronic System Level (ESL)“ Entwurfstechniken vorgestellt, welche eine weitgehend automatisierte Synthese von Hardwarebeschleunigern auf der Algorithmenebene ermöglichen sollen. Schwerpunkte werden dabei eine Einführung in die C++ Klassenbibliothek SystemC und das Entwurfsprinzip des Transaction-Level-Modeling sein. Ferner werden Verfahren vorgestellt, mit denen aus C Programmen Datenflussmodelle erstellt werden können, aus denen dann automatisiert Hardwarestrukturen erstellt werden. Die Hauptschritte der Schaltungssynthese (Scheduling, Allocation und Binding) werden diskutiert und entsprechende Algorithmen vorgestellt.

Zur Vorlesung wird eine Übung angeboten, in welcher anhand praktischer Beispiele die verschiedenen Modellierungsansätze selbstständig erprobt werden können.

Die Themen sind im Einzelnen:

  • Einführung in SystemC
  • Simulationsmechanismen
  • Transaction Level Modeling
  • Modellierung zeitlicher Abläufe, Timingmodelle
  • Modellierung von Systemen mittels Graphen
  • Schaltungssynthese
  • Generierung von Hardware aus C Programmen

Vorlesungssprache: Englisch

Stand 01.10.2019

Letzte Änderung: 09.10.2019 - Ansprechpartner:

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