Otto-von-Guericke-Universität Magdeburg

 
 
 
 
 
 
 
 

Network-on-Chip (NoC)

NoC_Buzzer_transparentIm Bereich Network-on-Chip interessieren wir uns für adaptive Topologien und adaptive Architekturen für Router. Im Allgemeinen ist es das Ziel, die Performanz der Systeme zu erhöhen, indem der Datendurchsatz optimiert wird. Auch die Technologie-Parameter wie der Flächenbedarf eines Systems sind dabei für uns von Interesse.

Wir haben ein NoC entwickelt, welches sich dynamisch an die Anzahl und Lage von Komponenten auf einem rekonfigurierbaren SoC anpassen kann. Dabei können Router sowie Funktionseinheiten zur Laufzeit dem System hinzugefügt oder vom System entfernt werden. Des Weiteren haben wir einen NoC Simulator implementiert, welcher abstrakte Modellierung von Anwendungen als Graphen unterstützt, um realistische Datenströme im Netzwerk zu simulieren. Dieser wird stetig erweitert, sodass zusätzliche Hardware-Parameter simuliert werden können und der Einfluss unterschiedlicher Router-Architekturen analysiert werden kann. Wir sind dabei in besonderem Maß an Architekturen interessiert, welche semi-statische Datenströme priorisieren, da diese in vielen Anwendungen zu finden sind. Dabei entstehen zwischen zwei Routern virtuelle Punkt-zu-Punkt Verbindungen. Da die einzelnen Packet-Header nicht betrachtet werden, können auch Aggregate von Datenströmen priorisiert werden. Hier ein Überblick über die Projekte im Detail:

Asymmetrische 3D-Network-on-Chips (A-3D-NoCs) für heterogene 3D-System-on-Chips

Flächen und Energie-Einsparung durch Puffer Re-Organisation

ArchitectureDelayWir haben optimierungen für asymmetrische Network-on-Chip (NoC) Routerarchitekturen für heterogene 3D-System-on-Chips (SoCs) vorgeschlagen. Die Optimierungen decken Puffer Re-Organisation zwischen Chip-Ebenen ab und zielen auf Flächen- und Energieeinsparungen. Wir haben die Architekturen mit konventionellen symmetrischen Routern auf der Basis von synthetisierbaren RTL-Modellen verglichen. Es wurden Flächeneinsparungen von 8.3% und Energieeinsparungen von 5.4% für Verbindungspuffer erreicht, während man einen vertretbaren mittleren Performanzverlust von 2.1% in Simulationen feststellen konnte. Damit haben wir die Potentiale von asymmetrischen NoC Designs für heterogene 3D-System-on-Chips gezeigt. Die Arbeit wurde 2015 publiziert in Kooperation mit der Arbeitsgruppe von Prof. García-Ortiz's am ITEM der Universität Bremen:

Simulationsumgebung zur Entwurfsraumexploration von A-3D-NoCs

AbstractionLevelAuf der ReCoSoc 2016 in Tallinn haben wir eine umfassende Simulationsumgebung zur Entwurfsraumexploration von Asymmetrischen 3D-Networks-on-chip (A-3D-NoCs) vorgestellt, welches heterogene Eigenschaften von 3D-System-on-Chips abdeckt. Eine Herausforderung beim Entwurf von A-3D-NoCs ist die Betrachtung von verflochtenen Parametern der Kommunikationsstruktur und Charakteristika der Fertigungstechnologie. Daher ist die gleichzeitige Auswertung mehrerer Design-Metriken verpflichtend. Unsere Simulationsumgebung besteht aus drei Teilen: Erstens umfasst es einen NoC Simulator, der eine große Vielzahl an Fertigungstechnologien, Routerarchitekturen, und Netzwerktopologien in einem Design unterstützt. Diese Parameter sind während der Instanziierung des Simulators frei konfigurierbar, was eine schnelle und flexible Auswertung ermöglicht. Zweitens bietet es ein zentrales Tool zur Berichterstattung, was Systemanalysen auf verschiedenen Abstraktionsebenen erlaubt. Drittens bietet es ein Evaluationswerkzeug mit verschiedenen synthetischen und echten Datenströmen. Damit erlaubt es unsere Simulationsumgebung, mittels inkrementeller Herangehensweise den Entwurfsraum von A-3D-NoCs systematisch zu durchschreiten.

ToolFlowFinalOn the right-hand side the tool flow of our framework is shown. It also comprises the three central parts of the environment, the NoC simulator, the benchmarking tool, and the reporting tool. It enables an incremental approach during design space exploration. In this method, the level of detail is gradually raised to tackle the difficulties in A-3D-NoC design targeting heterogeneous 3D-SoCs. The design space is iteratively explored with different sets of fixed and variable parameters, in which the fixed parameters define the position in the current design space (i.e. the level of detail), and the variable parameters set its size and allow for its exploration. After the metrics are calculated via simulation and synthesis for each set of parameters, the results are evaluated and the parameters can be adopted for the next iteration. In best case, the results indicate, how to increase the level of detail. Otherwise, the level of detail is fixed and different variable parameters are evaluated. The NoC simulation framework will soon be available via this website. Currently, we will provide the source code only on email request. If you are interested, please contact Jan Moritz Joseph.

Latenzreduktion in NoCs durch adaptive Prioritisierung von semi-statischen Datenströmen

SemiStaticDataStreamWe proposed a novel prioritization technique to reduce latencies in Network-on-chips. For individual routers, we adaptively allocate default paths assuming that subsequent packages are part of a data stream and, thus, routing decisions are identical. Since proactive routing to an output port is performed, the conventional router pipeline is partly bypassed. The method is deterministic, non-speculative with local and autonomous decisions, retains the standard network load, and does not penalize non-prioritized links. Virtual point-to-point connections emerge, which span multiple hops and accelerate interleaved streams. We achieve an average package latency reduction of 4.8% to 12.2% in simulations for PARSEC benchmarks. This work was published in 2016:

Letzte Änderung: 16.10.2017 - Ansprechpartner: Dipl.-Ing. Arno Krüger